1746-P1

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其采样时钟或者整数倍频的时钟，其协议本身的帧和多帧的时钟也是基于Device Clock。SYSREF 是用于指示不同转换器或者逻辑的Device Clock 的沿，或者不同器件间Deterministic latency 的参考。如下图所示，Device Clock 和SYSREF 必须满足的时序

　　关系。SYSREF 的*个上升沿要非常容易的能被Device Clock 捕捉到，这样就需要SYSREF和Device Clock 满足上图的时序关系。通常会因为PCB 的线长以及时钟器件不同通道输出时的Skew，会带来一定的误差，Device Clock 的上升沿不一定正好在SYSREF 的脉冲的正中间，工程上只要在一定范围内就能保证JESD204 收发正常工作。

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